Zipper：面向高性能总线的抗时延优化
摘要
随着异构设计成为主流，数据总线在主机与加速器互联中扮演关键角色。既有工作多聚焦提升带宽以服务吞吐敏感负载，而本文重点优化时延，以提升时延敏感型加速应用性能。我们首先分析多类加速器负载模式，证明通信时延中存在多种可优化机会。为便于开发者利用这些机会，我们提出 Zipper：一个协议优化层，通过设备级与请求级并行、以及对数据局部性的利用，降低现有总线标准下的通信开销。我们将 Zipper 应用于两个领域，并在集成 FPGA 的异构硬件平台上完成端到端实现。实测结果显示：一个加速器获得 8x 加速且仅增加 4.3% 逻辑开销，另一个加速器获得 1.5x 加速且仅增加 0.9% 逻辑开销。
类型
出版物
发表在 Asia and South Pacific Design Automation Conference 2025
