陈士博

资深架构师 | Chiplet NoC、coherent fabric、内存子系统、性能建模与 AI 辅助硬件设计

简介

Tenstorrent 资深架构师，工作横跨 chiplet AI/ML 加速器和 RISC-V CPU SoC。
专长覆盖 non-coherent 与 coherent（CHI）NoC、D2D 互连、AXI/PCIe fabric，以及 GDDR/LPDDR 内存子系统，用和 RTL 校准过的性能模型支撑架构决策。
开发 fabric 生成器、可执行 spec 和形式验证检查，把架构直接落到经过验证的 RTL。

架构：chiplet AI/ML 加速器和 RISC-V CPU SoC；non-coherent 与 coherent（CHI）NoC、D2D、AXI/PCIe；routing、QoS、topology、RAS/debuggability
内存系统：GDDR/LPDDR/DDR 控制器、通道规划、地址交织、带宽分析
建模：cycle-accurate 模拟器和与 RTL 校准的性能模型；工作负载表征
设计自动化与验证：fabric RTL 生成器、可执行 spec、形式验证、AI 辅助 RTL

Tenstorrent Inc. · Santa Clara, CA2022年5月 – 至今

资深架构师2026年10月 – 至今

牵头自研 coherent fabric（CHI）：transport、chip-to-chip 互连和生成器。
担任 RISC-V CPU chiplet SoC 的 fabric 负责人：集成 CPU cluster、coherent fabric、IOMMU、timer 和 AI 计算引擎，固件已能在仿真中端到端跑通。
牵头 AI 辅助硬件设计：用可执行 spec 直接生成 golden model、RTL 和形式验证检查。
把握 AI NoC 和 CPU coherent fabric 两条线的性能建模方向。
带架构师和实习生，打通建模、RTL、验证几个团队的协作。

高级架构师2025年5月 – 2026年10月

Chiplet NoC spec：负责 IO chiplet 和 LPDDR chiplet 的 non-coherent NoC spec，包括拓扑、地址映射、交织粒度、KPI 和 LPDDR 控制器位宽。
NoC RTL 与 debug：在 IO chiplet fabric 上集成 trace、remap 和 timeout 功能；定位 head-of-line blocking，把带宽拉到目标。
GDDR chiplet：推动 bring-up、性能分析和 debug，包括带宽校准、非对齐访问优化，以及 telemetry 和 timeout 验证。
第三方 IP：主持商用 NoC 和内存 IP 的设计评审与评估，把厂商模型接入内部仿真。
性能建模：覆盖 CPU 多核扩展和 SLC 策略、AI 加速器模型的 RTL 校准，以及 cycle-accurate NoC 模拟器。
Fabric 生成器：开发 AXI fabric 生成器（已被 SoC 团队采用），以及自研 CHI fabric 的生成器和形式验证环境。
Spec 平台：开发内部 spec 服务，负责架构 spec 的构建、托管和评审（在线编辑、评论、AI 评审），已用于多个芯片项目的 spec sign-off。
RISC-V ACLINT：从可执行 spec 生成 RTL，并和 golden model 做形式验证比对。
招聘与校企合作：搭建面试框架、参与面试，支持高校研究合作。

平台架构实习生2023年5月 – 2023年8月

平台架构实习生2022年5月 – 2022年8月

计算机科学与工程博士2019 – 2025

密歇根大学安娜堡分校

论文：Streamlining High-Performance Heterogeneous Hardware Design。导师：Todd Austin 教授。

创新与创业研究生证书2022 – 2025

密歇根大学安娜堡分校

计算机科学学士（高荣誉）2016 – 2019

密歇根大学安娜堡分校

Zipper: Latency-Tolerant Optimizations for High-Performance Buses2025

ASP-DAC 2025

隐藏总线时延的协议层；最高 8x 加速，逻辑开销 4.3%。

Security Verification of Low-Trust Architectures2023

ACM CCS 2023Distinguished Paper Award

对低信任架构做了从 ISA 到 RTL 的完整形式化验证。

Twine: A Chisel Extension for Component-Level Heterogeneous Design2022

DATE 2022

统一组件接口并自动生成控制逻辑；设计描述规模缩小到 1/3。